在實(shí)現(xiàn)復(fù)雜信號(hào)處理算法時(shí),F(xiàn)PGA硬件數(shù)字信號(hào)處理(DSP)體系結(jié)構(gòu)發(fā)揮了很大的作用。Altera Stratix?V FPGA 具有精度可調(diào)DSP模塊體系結(jié)構(gòu),是能夠有效支持包括浮點(diǎn)實(shí)現(xiàn)等多種不同精度級(jí)的唯一可編程器件。采用64位級(jí)聯(lián)總線和累加器,設(shè)計(jì)人員不用犧牲精度就可以實(shí)現(xiàn)需要多個(gè)DSP模塊的算法。這一獨(dú)特的體系結(jié)構(gòu)提高了系統(tǒng)性能,降低了功耗,減小了系統(tǒng)算法設(shè)計(jì)人員在體系結(jié)構(gòu)上的限制。